Quelle: SC21
Die größte HPC-Konferenz weltweit und wir sind dabei
Auf der SC21 kommen in diesem Jahr vom 14. bis 19. November Tausende Forschende, Entwickelnde, Studierende, Aussteller, Manager und Referenten von Instituten jeder Art und Größe zusammen, um sich über die Leistungsfähigkeit von High Performance Computing (HPC) auszutauschen und neuste Innovationen zu entdecken. Es gibt die Möglichkeit in St. Louis vor Ort an der Konferenz teilzunehmen oder die SC remote zu erleben.
Das diesjährige Motto lautet „Science & Beyond“. Getreu dessen ist es der SC-Gemeinschaft wichtig den Teilnehmenden einen Einblick zu geben, wie HPC über die wissenschaftlichen und akademischen Gemeinschaften hinaus in anderen Branchen vordringt und die Forschungs- und Geschäftsergebnisse verbessert. Besonders im kommerziellen Sektor wird HPC immer beliebter, sodass HPC- und Supercomputing-Technologien dafür genutzt werden um eine Reihe von Produkten weiterzuentwickeln. Dazu gehören die Entwicklung von Impfstoffen bis hin zum Design autonomer Fahrzeuge. „Science & Beyond“ bedeutet also, dass HPC in einer Reihe von Anwendungsfällen eingesetzt werden kann, um die größten Herausforderungen der Welt zu bewältigen, Neues zu entdecken und neue Grenzen zu eröffnen.
Erwarten wird die Teilnehmenden ein vielfältiges Programm vor Ort und online in Form von Live-Demos, Vorträgen und Tutorials in den Bereichen der künstlichen Intelligenz, Exascale computing, Container-Software und vielem mehr. Auch unser HPC-Team wird remote dabei sein und das Programm durch Tutorials und wissenschaftliche Vorträge bereichern.
Mastering Tasking with OpenMP
am Sonntag, 14. November – 8:00 – 17:00 Uhr
Christian Terboven, Michael Klemm, Xavier Teruel
Das Tutorial betrachtet das Umdenken in der Entwicklung und Strukturierung von Codes in der Nutzung des sogenannten Tasking-Konzept mit OpenMP. Das Konzept ermöglicht die Erzeugung zusammensetzbarer paralleler Softwareblöcke und damit die Parallelisierung von unregelmäßigen Algorithmen.
Advanced OpenMP: Host Performance and 5.1 Features
am Montag, 15. November – 08:00 – 17:00 Uhr
Christian Terboven, Michael Klemm, Ruud van der Pas
In diesem Tutorial geht es um die Auswirkungen möglicher OpenMP-Parallelisierungsstrategien in Bezug auf Korrektheit und Leistung, wie z. B. Daten- und Thread-Lokalität auf NUMA-Architekturen und die Nutzung von Vektoreinheiten.
Wissenschaftlicher Vortrag auf dem HiPar Workshop
„PPIR: Parallel Pattern Intermediate Representation“
am Sonntag, 14. November 9:00 – 17:30 Uhr
Adrian Schmitz, Julian Miller, Lukas Trümper, Matthias Müller
HPC Systeme werden zunehmend größer, heterogener und dadurch komplexer, um den wachsenden Anforderungen aus Wissenschaft und Ingenieurwesen gerecht zu werden. Um das volle Leistungspotential aus diesen Systemen zu nutzen, sind System- und Architektur-spezifische Optimierungen notwendig. Ein Ansatz ist die Verwendung von parallelen Mustern zur Entwicklung von strukturiertem Code, welcher automatisch optimiert werden kann. Der vorgestellte Ansatz basiert auf globalen Optimierungen, welche den Datenfluss über den gesamten parallelen Algorithmus optimieren und eine effiziente Zuordnung der Rechenoperationen auf die verfügbaren Ressourcen bestimmen.
Das vorgestellte Papier führt eine schnelle und kompakte Zwischendarstellung für parallele musterbasierte Anwendungen vor und dient als Grundlage für die globalen Optimierungen. Dazu wird die hierarchische Baumstruktur „Abstract Pattern Tree (APT)“ vorgestellt und in einem Prototype-Compiler umgesetzt. Dieser Prototyp ermöglicht 17 der 19 Anwendungen der Rodinia Benchmark Suite mithilfe weniger parallelen Mustern darzustellen und zu analysieren. Dabei wurde der Originalcode durch die parallelen Muster stark zusammengefasst, was die Programmierproduktivität verbessert. Weiterhin zeigt der Prototyp für die meisten Benchmarks kurze Kompilierzeiten.
Wissenschaftlicher Vortrag auf dem Protools Workshop
„Differential Performance Analysis Workflow for Algorithmic Changes“
am Sonntag, 14. November 09:00 – 17:30 Uhr
Isabel Thärigen, Joachim Protze, Fabian Orland, Marc-André Hermanns
Die meisten Performanceanalysewerkzeuge fokussieren sich auf die Analyse einer einzigen Konfiguration einer Anwendung. Häufig existieren jedoch verschiedene Codevarianten einer einzelnen Anwendung, wenn bestimmte Teile durch unterschiedliche Algorithmen oder durch Einsatz von Softwarebibliotheken Dritter implementiert werden. Ebenso können unterschiedliche Parameter wie z.B. die Anzahl der Ausführungseinheiten oder die Eingabedaten variiert werden. Beide Arten von Variation haben einen Einfluss auf die Performanz der Anwendung.
In dieser Arbeit präsentieren wir daher einen neuen Workflow, welcher den Vergleich verschiedener Codeversionen sowie verschiedener Parameter zur Ausführung der Anwendung ermöglicht. Unser Workflow basiert auf der Benchmark Umgebung „JUelich Benchmarking Environment“ (JUBE), welche nach initialer, manueller Konfiguration automatisch eine Vielzahl an Messungen inklusive Datenerhebung durchführen kann. Außerdem stellen wir zur klaren und präzisen Visualisierung der Messdaten spezielle Diagramme vor. Schließlich zeigen wir anhand von Fallstudien der zwei Applikationen CalculiX und JuKKR, dass unser Workflow eine detaillierte Performanceanalyse ermöglicht und trotzdem leicht zu benutzen ist.
Wissenschaftlicher Vortrag auf dem PDSW Workshop
„User-Centric System Fault Identification Using IO500 Benchmark“
am Montag, 15. November 09:00 – 17:30 Uhr
Radita Liem, Dmytro Povaliaiev, Jay Lofstead, Julian Kunkel, Christian Terboven
Die Vorhersage der Performanz von IO-Operationen auf aktuellen HPC-Systemen, auf denen Nutzende konkurrierend die IO-Infrastruktur saturieren, ist eine große Herausforderung. Der erste Schritt dazu ist die Messung der IO-Leistung auf HPC-Speichersystemen, die mit Hilfe des IO500-Benchmarks durchgeführt werden kann.
Dieser wissenschaftliche Vortrag präsentiert einen ersten Schritt für einen nutzendenbezogenen Workflow, der auf dem RWTH Cluster CLAIX-2018 evaluiert wird. Er basiert auf Messungen des IO500-Benchmarks und hat das Ziel die IO-Leistung zu optimieren. Dazu werden die best- und schlechtestmöglichen Performance-Ergebnisse für Bandbreite und Metadatenrate mit dem IO500-Benchmark ermittelt und als Bounding Box dargestellt. Die HPC-Anwendungen der Nutzenden werden innerhalb dieser Box abgebildet und veranschaulichen so das Potential und die Richtung der individuellen IO-Optimierung.
Wissenschaftlicher Vortrag auf dem Correctness Workshop
„Understanding the Performance of Dynamic Data Race Detection“
am Freitag, 19. November 10:30 – 10:50 Uhr
Joachim Protze, Isabel Thärigen, Jonas Wahle
In dieser Arbeit wenden wir Techniken der Performanceanalyse an, um der Ursache des drastischen Laufzeit-Overheads von Data-Raceerkennung zu verstehen. Zuerst schlagen wir eine neue Problemklasse für SPEC OMP 2012 vor. Um den Laufzeit-Overhead zu analysieren, der die Ausführzeit von Programmen auf mehr als das 80-fache verlängern kann, können wir nicht mit einer Basislaufzeit von einer Stunde beginnen. Anschließend verwenden wir unseren neu vorgeschlagenen Eingabedatensatz, um den erheblichen Laufzeit-Overhead der dynamischen Data-Race-Erkennung für bestimmte Anwendungen zu untersuchen. Mit Hilfe von Techniken aus der Performanceanalyse können wir die Ursache identifizieren. Schließlich schlagen wir eine Modifikation von ThreadSanitizer vor, die den Laufzeit-Overhead für diese Anwendungen auf weniger als das 40-fache begrenzt.
JARA-CSD ist zu Gast am Stand des Jülicher Supercomputing Centre (JSC)
Die HPC-Gruppe ist als Teil der „Jülich Aachen Research Alliance“ wieder Gast am (virtuellen) Messestand des Jülicher Supercomputing Centre (JSC). Dort präsentiert die HPC-Gruppe ihre Aktivitäten im Rahmen des JARA Center for Simuation and Data Science (JARA-CSD). Videos informieren die Zuschauer*innen über die aktuellen Entwicklungen in MPI sowie OpenMP, sowie über Werkzeuge zur Korrektheitsanalyse paralleler Programme und die neusten Aktivitäten der Standard Performance Evaluation Corporation (SPEC). Zu der aktuellen Veröffentlichung der SPEC Benchmark Suiten finden Sie weitere Details in unserer Aktuelles-Meldung.
Der virtuelle Messestand bietet außerdem interaktive Dokumente zu Themen wie NHR4CES, CLAIX, JARA-CSD und JARA SimLabs.
Wir freuen uns auf Ihren Beuch auf der virtuellen Ausstellungsfläche des Forschungszentrums Jülich.
Viele weitere Informationen und die Anmeldung findet ihr auf der Webseite der SC21.
Wir wünschen unserem HPC-Team viel Erfolg bei ihren Vorträgen, einen regen Austausch mit den Teilnehmenden und viel neues Wissen rund um HPC.
Verantwortlich für die Inhalte dieses Beitrags sind Sandra Wienke und Janin Vreydal.
